Verilog HDL @ 簡單也是另一種快樂 :: 痞客邦 ::

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May 10 Thu 2012 16:40
陣列 (Array) 表示法

Abstract

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個人分類：Verilog HDL

Apr 01 Sun 2012 17:22
串列傳輸設計(UART Design by Verilog language)

UART Protocol Introduction

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個人分類：Verilog HDL

Mar 11 Sun 2012 16:20
Wire與reg的差異性?

Abstract

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個人分類：Verilog HDL

Feb 27 Mon 2012 18:14
階層式設計

階層式設計

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個人分類：Verilog HDL

Feb 27 Mon 2012 18:12
if - else條件敘述

If-else條件敘述

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個人分類：Verilog HDL

Feb 25 Sat 2012 20:04
Blocking & Non Blocking

Blocking & Non Blocking

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個人分類：Verilog HDL

Feb 25 Sat 2012 18:34
Verilog 程式區塊(Procedural Blocks)

Verilog 程式區塊(Procedural Blocks)

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個人分類：Verilog HDL

Feb 25 Sat 2012 18:18
function & task的差異處

function and task的差別

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個人分類：Verilog HDL

Feb 25 Sat 2012 17:46
HDL是什麼?

HDL是什麼?
HDL中文為硬體描述語言(Hardware Description Language)，是透過撰寫程式來完成電路設計、訊號模擬與驗證。

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