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Abstract


        Verilog入門玩家的常見問題 : 何時該用wire?何時又該改用reg?


 


Introduction


        Wire與reg的區別，用C/C++來比喻就像是宣告變數般，用於定義型態。


ㄧ般使用 :


1)      reg會在begin~end內使用，且具有記憶功能


2)      wire則是在begin~end外使用，且不具記憶功能


3)      宣告input、output、inout的預設都是wire型態

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