目前分類：Verilog HDL (9)
| 發表時間 | 文章標題 | 人氣 | 留言 |
|---|---|---|---|
| 2012-05-10 | 陣列 (Array) 表示法 | (23322) | (0) |
| 2012-04-01 | 串列傳輸設計(UART Design by Verilog language) | (12694) | (2) |
| 2012-03-11 | Wire與reg的差異性? | (3126) | (2) |
| 2012-02-27 | 階層式設計 | (6734) | (1) |
| 2012-02-27 | if - else條件敘述 | (9634) | (0) |
| 2012-02-25 | Blocking & Non Blocking | (18884) | (0) |
| 2012-02-25 | Verilog 程式區塊(Procedural Blocks) | (16080) | (0) |
| 2012-02-25 | function & task的差異處 | (3916) | (1) |
| 2012-02-25 | HDL是什麼? | (10549) | (0) |
