Abstract
Verilog入門玩家的常見問題 : 何時該用wire?何時又該改用reg?
Introduction
Wire與reg的區別，用C/C++來比喻就像是宣告變數般，用於定義型態。
ㄧ般使用 :
1) reg會在begin~end內使用，且具有記憶功能
2) wire則是在begin~end外使用，且不具記憶功能
3) 宣告input、output、inout的預設都是wire型態
文章標籤
全站熱搜
- 3月 11 週日 201216:20
Wire與reg的差異性?
Abstract
Verilog入門玩家的常見問題 : 何時該用wire?何時又該改用reg?
Introduction
Wire與reg的區別，用C/C++來比喻就像是宣告變數般，用於定義型態。
ㄧ般使用 :
1) reg會在begin~end內使用，且具有記憶功能
2) wire則是在begin~end外使用，且不具記憶功能
3) 宣告input、output、inout的預設都是wire型態
請問input中讀進來的wire型態 如果要在begin end中使用 有甚麼好方法嗎？
wire可以用在begin~end裡，可以把wire的值給reg，但reg值不能給wire