- May 10 Thu 2012 16:40
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陣列 (Array) 表示法
- Apr 01 Sun 2012 17:22
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串列傳輸設計(UART Design by Verilog language)
- Apr 01 Sun 2012 14:02
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串列傳輸通訊協定(UART Protocol)
UART Protocol Introduction
Abstract :
現今許多微處理器(Microcontroller)內部都有函數提供使用者使用，僅需要對特定的暫存器進行設定即可使用，但未來若需要降低成本又或者是其他因素的考量都是有機會需要去撰寫的。若需要自行撰寫串列傳輸(UART)的輸出(TX)與輸入(RX)，通訊協定的基本認知是不可以沒有的。
- Apr 01 Sun 2012 13:41
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定點數運算(Fixed Point)
定點數運算(Fixed Point)
Abstract :
定點數(Fixed-Point)運算是指利用整數運算模擬浮點數(Floating-point)運算，雖然會降低精確度，卻可以提升微處理器的運算速度。在現今一般的微處理器內並沒有配置浮點數的運算器，浮點數運算需要花費較多的時間，對於控制理論而言，程式執行的時間必須十分嚴謹。可以利用較短的時間完成較多的事情是定點數運算的優點之一。
- Apr 01 Sun 2012 13:33
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鮑率(Baud Rate)是什麼?
- Mar 11 Sun 2012 16:20
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Wire與reg的差異性?
- Feb 28 Tue 2012 17:36
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比較RS-232 & RS-485
- Feb 27 Mon 2012 18:14
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階層式設計
階層式設計
將模組的埠與外部訊號連接的方法有兩種，分別是:依照定義模組時埠列的「順序」(in order)來連接，以及依「指定名稱」(by name)的方法來連接。這兩種方法必須分開使用，不可以同時在相同模組中使用。
將模組的埠與外部訊號連接的方法有兩種，分別是:依照定義模組時埠列的「順序」(in order)來連接，以及依「指定名稱」(by name)的方法來連接。這兩種方法必須分開使用，不可以同時在相同模組中使用。
- Feb 27 Mon 2012 18:12
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if - else條件敘述
- Feb 25 Sat 2012 21:42
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美國 佛羅里達州 奧蘭多
APEC 2012 (The Applied Power Electronics Conference and Exposition)
我又來了! 又來了? 是的，這是我第三次踏上美國的土地，為了實現夢想又再度的踏上了這段漫長的旅程，長達20個小時的飛行時數，真的不是普通的累!! 再加上時差的因素，早也想睡、晚也想睡，怎樣都睡不飽的那種疲憊，難以言語。
- Feb 25 Sat 2012 20:04
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Blocking & Non Blocking
- Feb 25 Sat 2012 18:34
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Verilog 程式區塊(Procedural Blocks)
Verilog 程式區塊(Procedural Blocks)
共可分為兩種。所有的程式區塊(Procedural Blocks)都是以同時性(Concurrently)的方式同時執行所有程式區塊。
共可分為兩種。所有的程式區塊(Procedural Blocks)都是以同時性(Concurrently)的方式同時執行所有程式區塊。
