Abstract

Verilog語法介紹,在使用前必須先宣告暫存器的位元數大小與數量,在此將介紹幾個常用的定義方式。

Introduction

Verilog語法中的陣列(Arrays)表示法,說明如下:

1)陣列的內容可以是:整數、暫存資料以及向量。

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UART Protocol Introduction

引用先前的文章

鮑率(Baud Rate)

引用先前的文章


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UART Protocol Introduction

Abstract :

現今許多微處理器(Microcontroller)內部都有函數提供使用者使用,僅需要對特定的暫存器進行設定即可使用,但未來若需要降低成本又或者是其他因素的考量都是有機會需要去撰寫的。若需要自行撰寫串列傳輸(UART)的輸出(TX)與輸入(RX),通訊協定的基本認知是不可以沒有的。

Introduction :

通訊協定就好比是暗號,在串列傳輸通訊協定的格式內容裡,每個符號由四種資料共11個位元所組成,共分為:

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定點數運算(Fixed Point)

Abstract :

定點數(Fixed-Point)運算是指利用整數運算模擬浮點數(Floating-point)運算,雖然會降低精確度,卻可以提升微處理器的運算速度。在現今一般的微處理器內並沒有配置浮點數的運算器,浮點數運算需要花費較多的時間,對於控制理論而言,程式執行的時間必須十分嚴謹。可以利用較短的時間完成較多的事情是定點數運算的優點之一。

Introduce :

首先以圓周率的計算為例來做說明,方法大致上分為三種

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鮑率(Baud Rate)

Abstract :

學習串列傳輸(UART)時總想問說,什麼是鮑率(Baud Rate)?

Introduction :

鮑率可以被理解為單位時間內傳輸符號的個數,鮑率越高在單位時間下所能傳輸之符號個數也會越多。若要使用較高速率的鮑率,選用的石英震盪(Crystal)頻率就顯的更為重要,鮑率常用的Crystal7.3728MHz4.9152MHz11.05926MHz。若挑選無法整除的Crystal則會因為誤差的累積導致誤判。

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Abstract

Verilog入門玩家的常見問題 : 何時該用wire?何時又該改用reg?

Introduction

Wirereg的區別,用C/C++來比喻就像是宣告變數般,用於定義型態。

ㄧ般使用 :

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簡介RS-232 & RS-485

_RS232_

1)全雙工傳輸

2)RS232通訊電壓準位的參考是地

3)通訊至少需要3條線(輸出線TxD、輸入線RxD、接地線GND)

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階層式設計

將模組的埠與外部訊號連接的方法有兩種,分別是:依照定義模組時埠列的「順序」(in order)來連接,以及依「指定名稱」(by name)的方法來連接。這兩種方法必須分開使用,不可以同時在相同模組中使用。

依照定義模組時埠列的「順序」(in order)來連接 :

這個方法對於初學Verilog的人來說是最直覺的方法,將外部訊號依照定義這個模組時的埠列順序街道引用這個模組的別名。

依照「指定名稱」(by name)的方法來連接 :

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If-else條件敘述

Exp:

If(<條件式>)

begin

<程式內容1>

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APEC 2012 (The Applied Power Electronics Conference and Exposition)

我又來了! 又來了? 是的,這是我第三次踏上美國的土地,為了實現夢想又再度的踏上了這段漫長的旅程,長達20個小時的飛行時數,真的不是普通的累!! 再加上時差的因素,早也想睡、晚也想睡,怎樣都睡不飽的那種疲憊,難以言語。

這也是我第三次參予微電腦鼠(Micromosue)這項競賽活動,目標一直都是放在冠軍的這條夢想道路上,這次又再一次的前來挑戰自己。


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Blocking & Non Blocking

1.Blocking的語法 =//循序式的方式執行程式

Exp :

always@(posedge clock)

begin

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Verilog 程式區塊(Procedural Blocks)

共可分為兩種。所有的程式區塊(Procedural Blocks)都是以同時性(Concurrently)的方式同時執行所有程式區塊。

# 以下程式範例片段中的beginend可視為C語言中的大括號,用來界定block的程式範圍。與C語言相同之處在於,若只有一行程式內容時,beginend一樣可以省略不寫。

1.initial block

a、initial為主的程式區塊,只會在一開始時執行一次。

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